TSMC detalha novidades para as litografias de 3 nm e 2 nm

Durante o Simpósio Norte-Americano de Tecnologia de 2023, realizado nesta quarta-feira (26), a TSMC atualizou seu roadmap de litografias e trouxe diversas novas informações sobre seus processos de 3 nm e 2 nm. Ambos serão oferecidas em uma variedade de opções dentro das famílias N3 e N2, respectivamente, e prometem avanços consistentes com o que a gigante entregou no passado recente.

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Próximo grande processo de fabricação da taiwanesa, a família de litografias N3, da classe de 3 nm, será composta de 4 principais variantes: a N3 padrão (também referida como N3B), com as tecnologias mais avançadas; a N3E, com aprimoramentos voltados para reduzir custos; a N3P, que insere avanços de desempenho e densidade de transistores; e a N3X, com maior tolerância de voltagem, dedicada a extrair o máximo de performance ao custo de um aumento significativo no consumo de energia.

A TSMC enxerga que, a princípio, a N3 e a N3E serão as mais populares entre as parceiras (como AMD, Apple, Qualcomm e Nvidia). A primeira já está em fase de produção em massa, enquanto a segunda encontra-se na etapa de tape-out (quando projetos de chips são implementados na litografia para testar a fabricação), estando prevista para chegar à produção em massa na segunda metade de 2023. Apesar de serem similares, esses dois processos têm algumas diferenças pontuais que tornam o N3E mais acessível.

De forma bem simplificada, uma litografia nada mais é que um processo de impressão do projeto do circuito em um disco de silício. Nas soluções mais modernas, como as anunciadas pela TSMC, uma tecnologia conhecida por EUV (Extreme Ultraviolet, ou Ultravioleta Extremo) é empregada, aplicando radiação ultravioleta de altíssima frequência e baixo comprimento de onda. Quanto mais camadas do circuito usarem EUV, mais denso ele se torna, resultando em mais desempenho e eficiência energética, mas também em um preço mais alto.

Sendo a solução mais avançada, a N3 pode utilizar até 25 camadas de EUV, incluindo a tecnologia conhecida por double patterning (padrão duplo, em tradução livre), em que duas máscaras de impressão são usadas na camada, possibilitando que circuitos mais difíceis de se diminuir o tamanho (como a SRAM usada no cache de processadores) possam se tornar mais densos. Obviamente, isso encarece muito o processo, e a expectativa é que apenas clientes que necessitem dessas vantagens o utilizem.

Para contornar isso, a N3E está em desenvolvimento, utilizando apenas até 19 camadas de EUV e sem implementar a double patterning, consequentemente reduzindo os custos de fabricação. Em contrapartida, há menor densidade de transistores, e o tamanho final da SRAM é o mesmo visto na litografia N5 de 5 nm da companhia, o que poderia ser um problema para algumas companhias que estão buscando ganhos mais significativos nesses quesitos.

Ainda assim, ambas as variantes são promissoras e oferecem saltos similares em diversos aspectos: comparadas à N5, a N3 promete reduzir o consumo de energia em 25% a 30%, enquanto a N3E seria ainda mais eficiente ao chegar aos 32%. Em desempenho, veríamos ganhos de 10% a 15% na N3, e de 18% na N3E.

Já na densidade de transistores, teríamos um aumento de 70% na N3, e de 60% na N3E. Os engenheiros que projetam chips como CPUs e GPUs precisam equilibrar esses três pontos — os ganhos não são simultâneos.

Esperado para a segunda metade de 2024, a N3P é uma evolução da N3E, que garantiria um ganho adicional de 5% de performance, redução entre 5% a 10% no consumo e um aumento modesto de densidade de 4% frente à própria N3E. Esses saltos seriam basicamente uma consequência da redução de 2% no tamanho dos transistores (procedimento chamado de "die shrink", ou "optical shrink").

Como há apenas um die shrink na N3P, todas as regras de desenvolvimento de circuitos vistas na N3E são mantidas, permitindo que as parceiras levem projetos de chips de uma litografia para outra com grande facilidade e o mínimo de custo.

Graças a essa característica, a TSMC espera que a N3P substitua sua antecessora e se torne popular entre 2025 e 2026, quando deve começar a ser usada no design de processadores para celulares intermediários, chips de rede e outras aplicações mais simples.

Fechando o pacote inicial da família N3, a gigante taiwanesa também está trabalhando na N3X, totalmente focada em desempenho e dedicada ao segmento de computação de alta performance (HPC), que inclui, por exemplo, pesquisa científica e Inteligência Artificial.

A principal diferença da N3X para o restante da linha é a maior tolerância à voltagem, permitindo que os engenheiros empurrem os clocks dos processadores além do limite da N3E — estima-se que seja possível aumentá-los em pelo menos 5%.

Segundo a TSMC, chips fabricados com a N3X podem trabalhar com 1,2 V, valor extremamente alto para a classe de 3 nm. Isso tem um custo altíssimo no consumo, que aumentaria em nada menos que 3,5 vezes, ou inacreditáveis 250%, principal razão pela qual só devemos ver essa litografia em CPUs e GPUs para HPC.

A fabricante também alerta que será preciso ter cuidado com os projetos para que o consumo (e o calor) não saiam do controle. O desenvolvimento da N3X deve ser concluído em 2025.

TSMC chega aos 2 nm em 2025

O ano de 2025 também marca uma grande mudança para a TSMC, com a estreia da família N2 da classe de 2 nm, que a princípio será composta de três variantes: N2 (projeto inicial), N2P (mais densa) e N2X (maior voltagem). A principal novidade por aqui é a adoção de um novo formato de transistor, o GAAFET (em que GAA representa Gate-All-Around), já usado pela Samsung em sua litografia de 3 nm e prestes a ser usado pela Intel no processo Intel 20A, também da classe de 2 nm.

Até o momento, os processos de fabricação mais avançados utilizam o transistor FinFET, chamado assim por ter um canal de comunicação que parece "uma barbatana", ou uma aleta (do inglês "fin").

Justamente por esse formato, os portões que barram ou permitem a passagem da corrente elétrica cobrem apenas três dos quatro lados do canal. O GAAFET muda esse cenário ao fazer com que os portões cubram todos os lados do canal — modificação que justifica o uso do GAA no nome.

Cada fabricante dará um nome comercial próprio para sua implementação do GAAFET: A Samsung os chama de MBCFET, enquanto a Intel usa o termo RibbonFET. A TSMC, por sua vez, os chamará de Nanosheet.

As vantagens são as mesmas para todas — o contato com os quatro lados do canal reduz muito o vazamento da corrente elétrica, diminuindo o consumo de energia e aumentando a eficiência. Todas também vão permitir aos clientes diminuir ou aumentar o tamanho do canal, para focar em menor consumo ou maior desempenho, respectivamente.

Com o uso do Nanosheet, a TSMC promete fornecer 25% a 30% menor consumo, 10% a 15% maior performance e 15% maior densidade em um comparativo entre o N2 e o N3E. Ainda de acordo com a gigante taiwanesa, o N2 estreia apenas na segunda metade de 2025, mas já estaria atingindo mais de 80% do nível de desempenho que a companhia definiu como objetivo.

No ano seguinte, em 2026, a companhia vai disponibilizar a N2P, que não teve detalhes de consumo e eficiência revelados, mas foi confirmada para trazer outra grande novidade: o uso de fios de alimentação pela região traseira do circuito.

Nos chips atuais, os fios de alimentação são inseridos junto aos transistores nos circuitos. Conforme reduzimos o tamanho dos componentes, chegando praticamente ao tamanho de átomos, essa organização vai se tornar um desafio maior do que já é, por acabar permitindo que a corrente elétrica interfira nos dados.

Ao movê-los para a parte traseira, usando vias através do silício (Through-Silicon Vias, ou TSVs), vai ser possível reduzir ou mesmo eliminar as interferências, diminuindo ainda mais o consumo e melhorando a performance.

Outro benefício é a possibilidade de aumentar a densidade de transistores, já que haverá mais espaço no circuito para eles. Curiosamente, caso cumpra o cronograma, a Intel pode passar à frente da TSMC ao usar essa tecnologia (chamada pela empresa de PowerVia) já em 2024, com a Intel 20A, tendo 2 anos de vantagem.

Por fim, o N2X foi apenas confirmado, sem ter números ou detalhes técnicos divulgados. O único aspecto esperado é o foco total no desempenho, ao custo do consumo. A expectativa é que novas informações sejam reveladas nos próximos meses, tanto da família N3, quanto da família N2.

Fonte: TSMC, via AnandTech (1, 2)